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一种双存取SRAM接口电路设计_图文

一种双存取SRAM接口电路设计_图文

中图分类号 : TP333. 5

文献标识码 : A

文章编号 : 1009- 2552( 2011) 04- 0081- 04

一种双存取 SRAM 接口电路设计
沈 江, 蒋剑飞
( 上海交通大学微电子学院 , 上海 200240)



要: 存储器对 DSP的性能影响很大 , 双存取 SRAM 能以单端口 SRAM 的面积实现类似双端

口 SRAM 的功能 。提出一种实现存储器单周期双存取功能的驱动电路的设计, 根据访存时序改 进了 DSP 总线结构和双存取 SRAM 的接口控制单元。 仿真结果表明 , 双存取 SRAM 驱动电路与 DSP 总线能够实现有效的连接和高效的访存性能。 关键词: 数字信号处理器 ; SRAM; 双存取

D esign of a dual access SRAM interface circuit
SHEN J iang , JI ANG J ian fe i
( School of M icroelectronics , Shanghai Jiaotong Un iver sity , Shanghai 200240, Ch ina)

Ab stract : M em ory has a great in f lu ence on th e perfor m ance o f DSP. On the one hand , the function of dual access SRAM is al m ost the sam e as dual port SRAM. On the other hand , the area o f dua l access SRAM is a l m ost the sam e as sin gle port SRAM. Th is paper presents a design o f driv e c ircu it that suppo rts SRAM w ork t w icely in a sing le period and i m proves the designs o f DSP bus arch itecture and in ternal contro l un it that connectsDSP w ith dua l access SRAM accordin g to ti m e sequence . The si m u lation resu lts show that th e desig n of driv e c ircu it enables th e connectiv ity o f bet w een DSP and dual access SRAM and m akes dual access SRAM work e ff iciently . Key words : dig ita l signal processing; SRAM; dua l access

0 引言
数字信号处理算法的特点使数字信号处理器往 往采用超哈佛的总线结构。这种结构的特点是有多 组数据总线和一组程序总线。以 TM S320C54x 系列 DSP 为例 , 有一组程序总线 ( PB \ PAB ), 两组读数据 总线 ( DB \DAB )、 ( CB \CAB) 和一组写数据总线 ( EB \ [ 1] EAB) 。这样可以同时读取两个数据和存储一个 数据, 即一个时钟周期内可以执行 3 个操作的指令 , 大大提高运算速度, 增加数据吞吐量。 数字信号处理器执行指令要频繁访问存储器。 存储器对 DSP 的性 能影响很大。单端口 SRAM 存 取速度快, 经常用来作为 CPU 和主存之间的高速缓 存 ( Cache) 。双端口 SRAM 有两个端口 , 每个端口 都可以进行读操作或写操作 , 但是与单端口 SRAM 相 比, 双 端 口 SRAM 的 面 积 要 大 得 多。 双 存 取 SRAM 通过两个相位相反的时钟, 经过时钟驱动电 路在一个时钟周期内产生两路窄脉冲实现单周期双

存取功能 ( 一个周 期内可进行两次读操作、 一次写 操作 ) , 同时在面积上与单端口 SRAM 相差无几, 即 用单端口 SRAM 的面积实 现了类似 双端口 SRAM 的功能。 首先给出双存取 SRAM 的驱动电路设计, 随后 根据双存取 SRAM 工作特点提 出一种 DSP 内部总 线和双存取 SRAM 的接口控制单元的设计, 最后给 出仿真结果, 证明本设计行之有效。

1 双存取 SRAM
1 . 1 存储器总体结构 DSP 内部结构如图 1所示。

图 1 D SP 内部结构 收稿日期 : 2010- 10 - 21 作者简介 : 沈江 ( 1984 - ), 男 , 硕士研究 生 , 研究方向为 数字集成电 路设计。

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在 DSP 内部 , CPU 通过 5条总线访问双存取 SRAM 。 接口控制单元用来实现 CPU 和双存取 SRAM 的无 缝连接。 双存取 SRAM 是在 SRAM 的外面 加一个驱动 电路, 结构如图 2 所示。 SRAM 由行列地址译码器、 控制电路、 输入数据缓冲单元、 灵敏放大器以及存储 阵列组成。驱动电 路是实现双存 取 SRAM 单周期 双存取功能的关键。 设计的双存 取 SRAM 分成 两块。每 一块双存 取 SRAM 都包括一块 SRAM 和 一个驱动电路。两 块 SRAM 分别称为 SRAM _A1 和 SRAM _A2 。

4所示。比传统单端口 SRAM 采用的 6 管存储单元 多两个门管和一套位线 , 由于版图连线的不规则性, 8管单元的版图面积比 6 管存储单元大很多
[ 4]



图 4 双端口 SRAM 存储单元 [ 5]

与单端口 SRAM 相比, 双存取 SRAM 可大大减 少流 水 线 冲 突, 提 升 DSP 工 作 性 能。 与 双 端 口 SRAM 相比, 双存取 SRAM 可大大节省面积。

2 驱动电路设计
根据 SRAM 工作原理, 为了实现单周期双存取 功能 , 驱动电路要对包括灵敏放大器打开信号和预 充管打开信号在内的控制 SRAM 访问的关键 信号
图 2 双存取 SRAM 结构

进行调整。驱动电路整体结构如图 5所示。

1 . 2 三种 SRAM 比较

图 3 单端口 SRAM 存储单元

一般来说 , 单端口 SRAM 存储单元由 6 个晶体 管组成 , 如图 3所示。 M 3 和 M 4 称为门控管 , M 1 和 M5 、 M 2 和 M 6 构成两个反相器。 SRAM 读操作时 , 先对选中单元的两条位线进行预充电, 预充电结束 后选中单元的字线 W L 加上高电平 , 两个门管 M 3 和 M 4 都导通 , 把单元的存储结点 a 和 b 连接到两 条位线上, 因而在两条位线上得到电压差 , 当电压差 达到一定值后, 打开灵敏放大器, 对电压进行放大 , 再送到输出电路 , 读出数据
[ 2]

。单端口 SRAM 进行
图 5 驱动电路整体结构

写操作时, 先将某一组地址输入到行列译码器 , 选中 特定的单元 , 字线 W L 加上 高电平, 门管 M 3 和 M 4 导通, 然后对 a 点和 b 点进行充电或放电 82
[ 3]



控制 SRAM 访问的关键信号有: sram _a1_pre1 、 sra m _a1_pre2 、 sra m _a1_c1 、sra m _a1_c2 和 sra m _a1 _

传统的双端口 SRAM 采用 8 管存储单元 , 如图

c3 。其中 , sram _a1_pre2 低电平有效, 是 SRAM 读写 最关键的控制信号 , 其它信号都和它有关。关键信 号及功能如表 1 所示。
表 1 关键信号及功能 信号 sram _a1_ c1 sram _a1_ c2 sram _a1_ c3 写控制信号 sram _a1_c2 用来选择要读取的数据 sram _a1_c3 是 SRAM 读时灵敏放大器的打开信号 功能

表 2 双存取 SRAM 的访问 访问类型 通过 PAB /PB 对程序存储器执行读取操作 通过 DAB /D B 进行的第一个操作数读取 通过 DM A 读 通过 CAB /CB 进行的第二个操作数读取 通过 EAB /EB 对数据存储器执行读取操作 通过 PA B /EB 对程序存储器执行写入操作 通过 DM A 写 执行的时间 前半个周期 前半个周期 前半个周期 后半个周期 后半个周期 后半个周期 后半个周期

sram _a1_pre1 sram _a1_pre1是灵敏放大器预冲管的打开信号 sram _a1_pre2 读写的全局控制信号

规定优先级顺序如下: sram _a1_pre2被拉低有两种方式。 第一种方式过程是这样的: 参照图 5 的上半部 分 , 初始时 sram _a1 _pre2 为高电 平, x3522 为低电 平 , x0313 是低电平。当 x2599_c lk 的低电平到来 , 将 sram _a1_negedge_enable 的高电平取反后 ( 低电 平 ) 输入到或非门。这样 x3522 和这个低电平或非 后将 x0313 拉到高电平。另外当 x2599 _c lk 为低电 平时, C2 为高电平 , MOS 管 M 6 不导通, x3514 被下 拉到低电平 , MOS 管 M 24 导通。因此当 x2599 _clk 的高电平来临时 , 下拉管全部打开, 通过竞争的方式 将 sram _a1_pre2 下拉到 0 。 第二种方式由 于 sram _a1_pre2 同 时连到另一 个相似的 功能单 元, 因此这 个单 元也会 产生 一个 sram _a1 _pre2 的控制机制。参照图 2 的下半部分 , 它的时钟是 x2634_clk( 与 x2599_clk 反相 ), 控制信 号是 sram _a1_posedge_enable 。这个单元对 sra m _a1 _pre2 的控 制机 制和 第一 种方 式 相同。 sra m _ a1 _ pre2也是在 x2634_clk 的上升沿和 sram _a1_posedge _enab le 的上升沿开始有效。 sram _a1_pre2从 0 上拉到 1 的过程是自己完成 的 , 过程如下 : 当 sram _a1_pre2为 0 , x3522 是一个正 脉冲。这个正 脉冲经过 或非门后 将 x0313 下拉到 0 , 这样 sram _a1_pre2又重新上拉到 1 。 由于 x2634_c lk 和 x2599_clk 的相位相反 , 因此 一 个 周 期 之 内 可 以 有 两 次 读 写, 这 也 是 这 个 DARAM 的关键所在。
图 6 接口控制单元总体架构

前半个周期 DMA 读 > DAB /DB > PAB / PB 后半 个周 期 DMA 写 > EAB /EB > PAB /EB > CAB /CB

4 接口控制单元设计
接口控制单元总体架构如图 6 所示。

总线仲裁和反馈模块对同时到来的总线读写 请求进行 仲 裁, 使 高 优先 级 总 线请 求 有 效, 并 向 CPU 返回信号, 指出到底产生哪一种总线冲突。 地址模块根据总线调用情况 , 从五根地址总线 中选择其中一根, 把地址送到 SRAM 模块。 SRAM 一次读出两个字 ( 32 位 ), 每个 SRAM 模 块有两个数据输出口, 分别输出偶地址的数据和奇 地址的数据。 DSP 数据总线是 16 位 , 所以要在 SRAM 一次读 出的两个字 中根据 奇偶地 址选 择其 中某 一个字。 DB、 PB 和 DMA 根据相应地址总线的最低位进行选 择。调用 CB 有两种情 况: 读 双字和读 双操作数。 两种情况都通过 DB 和 CB 传送数据。读双操作数 时, 两个操作数地址不具备相关性, 即 DAB 和 CAB 无关 , CB 数据总线根据 CAB 的最低位选择其中一 个字即可。读双字时, 两个操作数地址具备相关性, DAB 和 CAB 的高 12 位相同, 最低位相反。也就是 说, DSP 执行读双字操作就是把双存取 SRAM 一次 83

3 双存取 SRAM 工作特点
双存取 SRAM 的一次存取是在前半个周期 , 另 一次存取是在后半个周期。访问双存取 SRAM 有 5 条总线 , 分别是: PB, CB, DB, EB 和 DMA。表 2 列出 在每半个周期中的存储情况。在时钟前半个和后半 个周期 , 可能同时会有几条总线要对存储器进行存 取 , 产生总线冲突。所以要设定优先级, 在几条总线 同时请求对存储器进行操作时, 使高优先级的总线 请求有效, 屏蔽掉低优先级总线请求。

读出的双字放到 DB 和 CB 上。数据调整模块完成 上述功能。 数据输出模块把两块 SRAM 的输出放到一起 , 在确认总线输出使能的情况下把数据送到总线上。

5 仿真结果
synopsys的 nanosi m 是一种快速电路仿真软件 , 可以实现与 spice 类似的晶体管级精确的仿真。并 且可以实现与 verilog 模型与晶体管级模型的混合 仿真。本文的设计在 nanosi m 上仿真 , 经过反复调 试 , 得到对 DB , CB 和 EB 总线进行读写操作的时序 图。证明本文设计 的双存取 SRAM 驱 动电路和接 口控制单元可以实现单周期双存取功能。 CB , DB, EB 时序如图 7- 9 所示。
图 9 EB 时序

6 结束语
在了解 SRAM 工作原理的基础上 , 设计驱动电 路实现双存取 SRAM 单周期双存取功能, 另外设计 接口控制单元实现内部总 线和双存取 SRAM 的连 接。双存取 SRAM 具有流水线冲突少、 数据吞吐量 大的优点 , 非常适 合作 为 DSP 芯 片内部 的存储 介 质。整个设计简单有效, 对相关系统设计具有一定
图 7 CB 时序

的参考价值。 参 考 文 献:
[ 1] Texas In stru m en ts Incorporated. TM S320C54x 系列 D SP 的 CPU 与外 设 [ M ] . 梁晓雯 , 裴小平 , 等译 . 清华大学出版社, 2006 : 8- 168 . [ 2] 王磊 , 贾 宇 明 . 嵌 入式 SRAM 优 化 设 计 [ D ] . 电子 科 技 大学 , 2003 : 11- 13. [ 3] 吕韬 , 许邦建. 高速低功耗嵌 入式 SRAM 的设计 与优化 [ D ] . 国 防科技大学 , 2009 : 6 - 8. [ 4] 王天楚 , 贺祥庆 . 一种 SRAM 单 双 端 口 转 换 电 路 的 设 计 与 实 现 [ J] . 清华大学, 2008 : 544 - 547 . [ 5] 李政 . 基于双口 RAM 的大容量 FIFO 设计 [ D ] . 沈阳工 业大学 , 2009 : 10- 12. 责任编辑 : 张禹

图 8 D B 时序 ( 上接第 18 页 ) [ 4] Ch enW ei N ien , H angH sueh M ing. H. 264 /AV C mot ion es ti m ation m p lem en tat ion on com pute un if ied device arch itecture ( CUDA ) i [ C] . International C on feren ce on M u lti m ed ia and Expo 2008 ( IC M E2008) , 2008: 697- 700 . [ 5 ] Ishfaq A h m ad , Y ongH e, M ing L Liou . V ideo compression w ith parallel p rocess ing[ J] . Parallel Comput ing . 2002 , 28( 7- 8): 1039- 1078 . [ 6 ] Le G al, l D id ier . M PEG: a video com pression s tandard formu lt i m edia app lication[ J]. Comm un ications of the A C M, 1991 , 34( 4) : 46- 58 . [ 7] Po La iM an , M aW ing C hung. N ovel four s tep search algorithm for fast b lock m otion es ti m ation[ J] . I EEE Tran sactions on C ircu its and System s for V ideo T echnology, 1996 , 6( 3 ): 313- 317. 责任编辑 : 肖滨

参 考 文 献:
[ 1] L in D aw Tung, Y ang Chung Y u. H. 264 /A VC V id eo En coder R ea lizat ion and A ccelerat ion on T I DM 642 DSP [ J ] . PSI V T 2009, LN CS 5414, 2009: 910- 920 . [ 2] Y ang Zh iy,i Zhu Y at ing, Pu Y ong. Parallel I m age Processing Based on CUDA [ C ] . Proceed ings International C on feren ce on C ompu ter Science and Softw are Eng ineering ( CSSE 2008 ) , 2008, 3: 198 201. [ 3] Seung In Park, S ean P Ponce, Jing H uang, et a.l Fran cis Q uek. Low cost , h igh speed compu ter vision us ing NV I DI A ch itectu re [ J ]. W orkshop , 2008 . s CU DA ar Proceed ings A pp lied I m agery Pattern R ecogn it ion

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