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Verilog 基本语法整理_图文

Verilog 基本语法整理_图文

? 使用关键字reg定义寄存器,必须紧跟后面定义位宽,即寄存器大小,否 则默认为一bit位

不可综合

? 在always 过程块中被赋值的变量必须是 reg (寄存器型),用assign 连续赋值的对象必须定义成 wire(线型)

? 函数总是返回 赋给函数名称 的值,一般函 数在中的最后 操作是将数值 赋给函数名称

? 可综合的verilog语法是可以硬件实现的

parameter定义的只用于该文件, define定义的可应用于整个工程

例子1 一个简单的与门
? 如果没有定义输入输出是什么类型,默认为wire ? 如果定义reg a,则出错,因为寄存器类型不能用assign赋值 module hello_fpga(a,b,c); input b; input c; output a; assign a=b&c; endmodule

例子2 四位的计数器,在时钟节拍控制下实现0-15 计数,并输出计数结果
module hello_fpga(cnt,clk,rst_n); input clk; input rst_n; output[3:0] cnt; reg[3:0] cnt; always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 4'd0; else cnt <= cnt+1'b1; end

endmodule


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